高速设计中的信号完整性设计考虑

2019年8月1日

3D高速设计和布局快板

PCB设计界有一种说法:有人已经在担心高速设计，也有人很快就需要担心高速设计了。自从TTL和更快的逻辑系列问世以来，设计人员发现简单的PCB布局安排不足以保持信号的完整性。这些高速器件在布局不当时会出现特殊的信号完整性问题。

对于运行在中等数据速率下的设备，在纳秒级或更低的速度下切换，每个设计师在高速设计时都应该认真考虑信号完整性设计。这些高速设计技术旨在确保信号不受可能导致高误码率的人为因素影响，时钟流和串行或并行数据在整个电路板上保持同步，传输线效应在长PCB轨迹中被抑制。

对于许多包含无线功能或与外部模拟系统接口的高速设备，接地和层堆叠设计也很重要。这些方面的高速设计影响EMC和接地要求，设计师应该仔细设计他们的层堆叠。正确的层堆叠和接地策略可以帮助设备通过EMC检查，抑制电磁干扰，保证混合信号设备的信号完整性。

是什么使PCB成为高速器件?

当大多数工程师想到高速设计时，他们想要根据设备中的数据速率设置一个阈值。在现实中，数据传输速率并不能决定一个给定的板是低速运行还是高速运行。相反，信号上升时间是决定给定设备是低速运行还是高速运行的主要因素。这意味着电路板可以在相对较低的数据速率(小于1 Mbps)下运行，但如果信号上升时间非常快，仍然需要高速设计技术。

信号上升时间影响信号完整性的三个方面:串扰、传输线效应和辐射EMI。这些信号完整性问题与相邻信号迹线之间的寄生电容和电感以及迹线的特性有关阻抗．为非常高的数据速率设计的设备需要在ON和OFF状态之间转换更快的逻辑。上升时间越快，串扰越强，振铃越响，互连线作为传输线的可能性就越大。

这就是路由策略、阻抗控制设计和适当的层叠加变得重要的地方，以确保您的跟踪可以抵抗串扰和EMI，以及抑制传输线的影响。面向高速设计的互连设计策略可以在更复杂的系统中保证信号的完整性和抑制外部辐射的电磁干扰。

高速互连设计

电路板上的互连带着高速信号，应该被设计成抑制或消除常见的信号完整性问题。信号完整性设计的考虑，特别是与互连设计有关的，包括阻抗控制路由、适当的堆叠设计、长度匹配公差和终端网络设计阻抗匹配在高速布局期间。

超调和欠调是高速设计中可能出现的潜在信号完整性问题

互连设计也与你的层栈所能提供的层栈设计相关对EMI屏蔽，确定痕迹的特性阻抗，影响痕迹之间的串扰，并增加设备通过EMC测试的机会。所有这些问题影响整个电路板的信号完整性，以及是否可以在PCB中实现阻抗控制路由。

高速设计中的信号完整性设计考虑

在高速电路板中可能出现的所有信号完整性问题，在PCB布局阶段有一些重要的设计技术需要考虑。糟糕的布局会让你寻找不存在的噪声源。相反，在构建下一个高速PCB时，请考虑以下几点。

用于高速设计的PCB堆叠

你的层堆栈在高速设计中执行许多功能，是一个重要的信号完整性设计考虑。到目前为止，在具有单端迹线的多层板中，确保信号完整性的最流行的设计选择是将信号迹线直接路由到地平面上。痕迹可以穿过内层，但最好将内层信号层放置在实心铜平面之间，以防止串扰和屏蔽这些痕迹免受外部电磁干扰。利用接地平面提供的屏蔽也可以帮助您通过EMC检查。

如果你的电路板在高速数字设备的同时还包含一些模拟功能，你需要小心地划分你的电路板的数字和模拟部分，这样模拟信号不会干扰数字设备，反之亦然。您还需要小心地在模拟部分中路由模拟，以防止可能影响数字信号的相同信号完整性问题。

阅读更多关于设计PCB堆叠．

高速设计的示例层堆叠

高速设计中的输电线路效应

决定电路板中某些迹线是否应设计为阻抗匹配传输线的真正因素是源和负载之间互连的长度。当信号沿迹线传播所需的时间大约超过信号上升时间的四分之一时，迹线就可以作为传输线。源和迹线之间的阻抗不匹配，或负载和迹线之间的阻抗不匹配，将导致信号反射。

信号在源处的反射会将信号传播回IC封装，但在高速设计中这一点通常被忽略，因为驱动器中的晶体管结构会将反射回IC的信号屏蔽。在负载处的信号反射要重要得多，因为它们会在欠阻尼迹中引起振铃。振铃是指瞬态振荡在迹线中，瞬态信号以其固有频率振荡。这就是负载上的串联终端电阻对于完美地衰减迹线和抑制振铃很重要的地方。

如果你想了解更多关于输电线路的影响，请阅读阻抗匹配网络的设计与仿真．

防止高速跟踪中的时钟歪斜和信号歪斜

高速时钟和信号的工作需要在允许的公差范围内对一组信号中的迹线进行精确的长度匹配。当信号被发送到负载组件时，信号将需要一些特定的时间在ON和OFF之间切换。并行携带数据的迹线需要精确的长度匹配，以确保所有信号同时到达负载。类似地，串行和并行数据流的跟踪必须与时钟信号的长度匹配，以确保负载IC在正确的时刻切换。由于长度不匹配而产生的任何定时偏差都会增加系统中的比特误差。

如果你想了解更多关于这个主题，阅读用轨迹长度匹配补偿倾斜．

长度匹配高速设计

寄生电容和电感如何影响信号完整性

PCB中的每个导电元件都有一些寄生电感，而多个导体在一起有一些寄生电容。寄生是不可避免的，但它们对相声的影响可以通过创造性的设计技巧来减少。通过寄生耦合减少串扰的主要方法是将迹线路由到非常接近其参考平面的位置，或将迹线路由为差分对。

寄生电容和电感可能成为上升时间非常快的器件(即10 Gbps或更高)的一个主要问题，即使是在设计为阻抗匹配传输线的痕迹上。由于寄生，轨迹几何的变化或不对称将在整个轨迹中产生阻抗不连续，这可能导致沿着轨迹的各个点的反射。要克服这个问题，又要回到前面提到的路由策略。轨迹应该精确地长度匹配和路由，使寄生在整个轨迹长度上是一致的，这要求在整个互连中保持一致的轨迹间距和环路面积。

这里有更多的信息寄生电容和电感．