跳到主要内容

什么原因导致我的PDN电源总线振铃?

使IC对电源总线振铃免疫

该IC和其他组件需要稳定的电源和解耦

很久以前,在一个很远很远的电子实验室里,电源完整性和信号完整性问题都是事后才想到的。信号切换的速度非常慢,以至于数字系统不同部分之间的干扰实际上是无法观察到的。即使TTL逻辑变得足够快,以至于需要标准的方法来防止串扰和干扰,只要电源足够稳定,电源完整性问题,特别是电源总线响铃,仍然可以忽略不计。

您应该感谢ECL揭示了导致严重信号完整性问题的电源完整性问题。在过去的30年里,自从ECL不再局限于超级计算机,并在更广泛的市场上出现以来,设计高速数字系统的设计师现在需要面对电源完整性问题,并采取切实的措施来解决这些问题。随着fpga、高性能mcu以及许多asic和soc等更新的可编程逻辑器件以高速/高频运行,且噪声裕度极低,设计人员需要采取更大的措施,以确保高性能设计不会出现显著的功率波动。

什么是电源总线振铃?

电源总线振铃总是发生在您的PCB中;你需要考虑的问题是,铃声是否强烈到足以在你的电路板上观察到。如果你已经走了老路,正在使用12v CMOS逻辑,你可能什么都不用担心,即使有一个不规范电源.现代逻辑运行在1.2 V和ic的电流值为安培,电源总线的振铃可能是显著的。开关速度超过几个ns的逻辑族需要显著的解耦来确保电源的完整性,这将在下面进行更详细的讨论。

当一个装置像一个FPGA反复切换特别是当大量的门开关并从电源吸取电流时,突然爆发的电流会在你的PDN中产生瞬态电流和电压响应。这种瞬态响应通常表现为电压水平的欠阻尼振荡。暂态电流和暂态电压由PDN的阻抗相关:

PDN阻抗和电源母线振铃

电源母线振铃电压与PDN阻抗的关系

这种暂态电压/电流振荡通常称为电源母线振铃。瞬态电压和瞬态电流之间的这种关系是PDN的目标阻抗变得极其重要的原因。开关IC所抽取的电流是固定的,由此产生的暂态电压需要尽可能降低,以保证电源的完整性。这就是为什么我们说PDN的阻抗需要低于某个目标值。对于给定条件瞬变电流,较小的PDN阻抗将产生较小的功率母线振铃。这将减少PDN上的电源引脚所看到的电压变化。

虽然电源母线振铃有时被称为电源波纹,但这两个术语本质上指的是不同的现象。纹波一般是指交直流转换时电源电压和电流的剩余振荡,而振铃是指ic开关状态或输出电平时产生的瞬态振荡。电源波纹出现在输出从一个不受管制的电源;如果你测量a输出的振荡稳压电源,那么很可能是由于铃声。此外,电源转换产生的波纹出现在60 Hz(北美)或50 Hz(欧洲),而电源总线的振铃将出现在更高的频率。

用解耦方法减小电源总线的振铃

如果你看一下PDN的典型电路模型,它似乎是一个复杂的RLC网络与各种RLC部分串联和并联(见下文)。该模型包括由电源平面/电源轨道和地平面提供的寄生电容,寄生电感和构成PDN的各种导体的电阻。

虽然去耦电容器有一个不幸的名字,他们不去耦任何东西;它们的工作是作为IC开关提供一个电荷库来补偿电源母线振铃中的瞬态电流。本质上,开关IC应该从去耦电容器而不是电源吸取电荷。这是一种可以确定去耦电容器大小的方法;从去耦电容器中获得的总电荷应等于瞬态电流的时间积分。

当从另一个角度来看,PDN的阻抗将与PDN和解耦网络中等效电容的平方根成反比。这就是为什么在电源和接地点之间添加去耦电容器的原因之一;该电容来自去耦电容器和寄生电容接地平面与电源平面/电源轨之间并联,因此这些元素的组合增加了PDN的电容,从而降低了PDN的阻抗,从而降低了电源母线的振铃幅度。

PDN阻抗模型和电源母线振铃

描述电源母线振铃的电路模型示例

使用ECL和类似的快速逻辑,确保充分去耦的最佳方法是使用电源和地平面,以确保足够低的PDN阻抗,因为这种平面层的排列提供了足够大的电容。这比在整个PDN中使用大量的大去耦电容器更可取。将组件放在顶层,然后是接地平面,然后是电源平面。

在描述电源母线振铃时,还有一个问题需要考虑self-resonance频率电容元件在你的PDN。人们应该注意到,这些自共振是PDN阻抗谱中可见的阻抗峰和谷的原因。用旁路和去耦电容补偿PDN中的自谐振可以通过在去耦电容和集成电路之间添加一个小电感(有时称为去耦电感)来完成。

由于暂态振荡引起的电源母线振铃是不可避免的,但可以设计正确的解耦网络,并在使用正确的解耦网络时模拟其行为PCB设计和分析软件包中。的仿真工具OrCAD PSpice模拟器全套分析工具节奏允许您检查PDN的行为,并防止高级数字和模拟系统中常见的电源完整性问题。

如果您想了解更多Cadence如何为您提供解决方案,跟我们和我们的专家团队谈谈吧