高速设计中阻抗控制的约束管理

2020年7月22日

关键的外卖

阻抗不匹配导致信号在平行网络中的反射和不同步，从而导致接收机的误码。
快速识别阻抗违规需要PCB设计工具中的约束管理器。然后，您可以设置阻抗限制和公差作为设计约束。
布局后仿真工具可用于检查不符合阻抗约束的网络，并确定设计应更改的区域。

使用约束管理阻抗控制和斑点反射

迹线阻抗控制是适当调整迹线大小的简单问题。当单独考虑一条线路时，它的阻抗将有一个明确的值。然而，当靠近另一个迹线或导体时，由于意外耦合，迹线的阻抗将与其设计值不同。这一恼人的事实会沿互连线产生阻抗变化，传输线和接收机之间的极端阻抗不匹配将导致信号反射。

尽管您可能已经使用最佳实践路由了PCB布局，并且仅使用设计的走线宽度进行路由，但您仍然可能面临互连中阻抗变化的风险。这就是约束驱动设计提供的好处，即在布局时根据设计约束检查电路板。如果您使用的是旧板，并且需要批量检查阻抗，则可以运行批量DRC并浏览阻抗违规情况。

当您准备纠正整个电路板的任何阻抗错误时，Sigrity中的布局后模拟功能使您能够分析整个单端和差分互连的阻抗。您还可以在互连的特定位置上发现反射，例如在通孔或连接器过渡处。下面是Allegro的PCB布局工具和Sigrity分析功能是如何工作的。

定义阻抗控制约束

阻抗控制都是关于确保PCB线的几何形状在每个互连中是一致的。这适用于单端和差分对。需要定义这些约束以符合您的高速信号标准。这些信号标准反过来又取决于所选择的组件或所设计的接口类型。

PCB设计软件的设计适应性强，以确保您可以定义任何物理和电气限制，以便遵守DFM需求以及信号标准。Allegro中的设计工具允许您使用Allegro约束管理器定义所需的阻抗值和公差。该工具可以在Allegro PCB Designer或Allegro Sigrity SI中访问。

在接下来的示例中，我们将研究如何在现有布局中定义和检查一组网络的阻抗约束。我们想要检查的四个网如下所示。这四个网络是DDR3数据总线的一部分，需要有34欧姆的定义阻抗。在这里，我们将检查这些迹线的阻抗是否在JEDEC标准的限制范围内，并且这些迹线上不会发生过多的反射。

四种阻抗控制网进行分析。

定义约束

为了开始定义约束，我们需要决定约束是在单个网络上定义，还是在网络组上定义。Allegro PCB Designer允许用户将网分配给一个组，并且可以将相同的设计规则集分配给整个组。注意，您不需要将网络分配给组;一个网络可以有它自己的设计规则和限制。所有设计约束都可以在Allegro约束管理器中访问、查看和编辑。

要访问Allegro约束管理器并在板中定义约束，请在Allegro Sigrity SI中打开. brd文件。点击设置菜单，导航到约束→约束管理器。当您打开Constraint Manager时，您可以从屏幕左侧的面板访问基于组和基于网络的电气约束。

要设置网络组的阻抗约束，请打开“电气约束设置”选项，并导航到“路由→阻抗”。下图显示了该板中定义的两个网络组。由于两个网络组都是DDR3接口的一部分，因此该接口上的迹线阻抗应设置为34欧姆。阻抗公差已设置为5%。

网络群的阻抗约束。

我们想要检查的四个轨迹不属于这些网络组，但是如果我们愿意，我们可以将这些轨迹分配给这些网络组。另一种选择是在电气约束集中分别定义这些轨迹上的阻抗约束。要应用该规则，只需向下滚动到约束管理器中的电气工作表中的Net部分。当您打开路由→阻抗部分时，您将能够看到所有网络以及它们属于哪些组。

如果您想将网络分配给电气间隙集，只需在“参考电气C集”列中打开下拉菜单，并选择所需的电气间隙集。现在，我们将为我们想要检查的各个网络分配目标阻抗值。下图显示了目标阻抗设置为34欧姆，阻抗为5%。一旦目标阻抗值被定义，我们看到网络被标记为红色。如果网络没有立即标记，只需从工具栏中运行设计规则检查(在Tools菜单下选择Update DRC)。

单个网络的阻抗约束。

在上图中，这四个网络被标记为红色，因为整个网络的最小值和/或阻抗值落在34±5%的范围之外(32.3至35.7欧姆)。约束管理器显示阻抗范围从32.069欧姆到46.62欧姆;这些值可以出现在这些网络的任何地方。这可能是由于与其他导体的意外寄生耦合、线宽的变化或路由在参考的间隙飞机．

请注意，Allegro Constraint Manager还允许您为PCB定义其他一些物理和电气约束。物理约束控制着诸如衬垫和迹线间距等方面，而电气约束控制着诸如传播延迟限制和返回路径跟踪．

一旦您确定了违反设计规则的网络，您就可以更详细地了解设计的哪些部分违反了设计约束。查看约束违反的另一种方法是从Tools菜单中使用DRC Browser。这将向您显示板子中违反设计约束的坐标，并将在不同类别中标记特定的违反约束的情况。阅读这个违反列表可能很麻烦，但是Allegro提供了可视化约束违反的工具。这涉及到一些布局后的模拟从你的布局数据。

运行阻抗和反射模拟

一旦准备好纠正电路板中的点阻抗不匹配，就可以使用Allegro中的信号完整性分析功能来发现阻抗变化并识别有反射的位置。为此，在Allegro中打开您的板，单击Analyze菜单，并选择Workflow Manager选项。这将带来您可以执行的几种分析，包括阻抗工作流和反射工作流。

首先，选择Reflection Workflow和您想要检查的网络。选择网络后，单击Start Analysis开始模拟。一旦模拟器完成，您可以单击反射视觉来查看热图，该热图标记了所选网络中的反射位置。您还可以单击反射表查看特定的超调/欠调值及其在板中的坐标。因为我们处理的是DDR行在这个板上，这些值可以与反射表中的JEDEC规范进行比较。

下面的图像显示了我们一直在检查的四组网的一些反射结果。从这幅图中，我们看到反射主要发生在组件垫上。这些值用红色标记，只产生~10毫伏的回铃音。30 mV的环回在互连上看到较早，不容易用反射视觉工具可视化;您需要双击阻抗表中相应的条目来查看这些结果。

反射工作流结果。

30毫伏环回沿这些网发生在多个点附近的长度匹配段显示在早期的图像。阻抗工作流分析可以帮助您解释这些反射是由互连中的阻抗变化引起的，当从视觉上看到时，这将变得更加明显。

要检查阻抗变化，请在分析工具栏中选择阻抗工作流选项。选择相同的网络进行分析并运行模拟。通过选择阻抗视觉选项，可以查看整个互连的阻抗，该选项将再次显示带有彩色编码阻抗值的热图。

四网阻抗变化。

从这里，我们可以立即看到阻抗从~46欧姆突然转变到~34欧姆，正如在Allegro Constraint Manager中所指出的那样。从红色部分和蓝色部分之间的长度变化可以明显看出这一点。这与这些网中有较高超调的区域相对应。在这里，下一步是将信号超调和阻抗变化与信号标准进行比较。这些网的红色部分是从BGA扇出去在FPGA上，所以你将被限制在多宽你可以使扇出部分，以防止过度的反射和损失。

上面所示的相同模拟步骤可用于检查板中的不同对网。你只需要选择对的两端，以确保整个板的差分阻抗保持一致。对于差分对，您还需要检查长度匹配公差的一致性，这可以在Allegro Constraint Manager中定义。然后，DRC浏览器可以用来确定哪里发生了长度匹配违规，路由工具将允许您应用标准长度匹配段来保持差分对的同步。