硬件描述语言:VHDL和Verilog，以及它们的功能用途

2022年3月17日

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VHDL提供了更快更准确的设计。

从很多方面来看，语言是任何文明或社会的基础。电子领域，在某种程度上是它自己的社会，也使用特定于其成员的语言。其中两种特定于字段(硬件描述)的语言是VHDL和Verilog。两者都被认为是通用的数字设计语言，每一个都有微妙的差异和优势。

什么是硬件描述语言(hdl)?

hdl确实类似于编程语言，但并不完全相同。我们使用编程语言来构建或创建软件，而我们使用硬件描述语言来描述或表达数字逻辑电路的行为特征。

我们利用HDLs来设计处理器、主板、cpu(即计算机芯片)以及各种其他数字电路。

什么是VHDL?

超高速集成电路硬件描述语言(VHDL)是一种用于描述硬件的描述语言。它被利用了电子设计自动化表示混合信号和数字系统，如集成电路和现场可编程门阵列．我们也可以使用VHDL作为通用并行编程语言。

我们利用VHDL编写描述或表达逻辑电路的文本模型。如果文本模型是逻辑设计的一部分，则由合成程序处理该模型。该过程的下一步包含一个模拟程序来测试逻辑设计。在此步骤中，我们利用仿真模型来表征与设计接口的逻辑电路。我们把这个模拟模型集合称为测试台。

通常，VHDL模拟器是一个事件驱动的模拟器，这意味着我们将每个事务添加到特定计划时间的事件队列中。例如，如果信号分配在1纳秒后发生，我们将事件作为time + 1ns添加到队列中。虽然零延迟是允许的，但它仍然必须被调度，对于这些场景，我们使用增量延迟。

注:Delta延迟表示无限小的时间步长。

硬件描述语言(VHDL)的功能

这些模拟在两种模式之间交替进行:

语句执行:在此模式下，将对触发的语句进行评估。
事件处理:在此模式下，将处理队列中的事件。

尽管在硬件设计中存在固有的相似性，但VHDL具有可以进行必要调整的进程。然而，这些进程在语法上不同于任务中的并行进程(Ada)。

与Ada类似，VHDL是编程语言的预定义部分，另外，它不区分大小写。然而，VHDL提供了Ada无法提供的各种特性，例如，一组广泛的布尔运算符，其中包括nor和nand。这些附加特性使VHDL能够精确地表示硬件中常用的操作。

VHDL的另一个特性是它具有文件输出和输入功能，您可以将其用作文本处理的通用语言。虽然，我们通常会在模拟测试台中看到它们用于数据验证或刺激。特定的VHDL编译器构建可执行二进制文件，它提供了使用VHDL编写功能验证设计的测试平台的选项，利用主机上的文件来比较预期结果、用户交互和定义刺激。

注意:Ada是一种静态类型的、结构化的、面向对象的命令式高级编程语言;它是一个从Pascal和其他编程语言派生出来的扩展。它的名字，Ada，指的是Ada Lovelace (Ada King;1815-1852)，我们认为她是第一位计算机程序员。

VHDL的优点

就系统设计利用率而言，VHDL的关键优势在于，它允许在综合工具将设计转换为实际的门和线(硬件)之前验证和建模基本系统的行为。VHDL项目也是可移植的，这意味着您可以为一个元素基生成项目，然后使用各种技术将其移植到另一个元素基(例如VLSI)上。

使用VHDL为用户提供了并发系统描述。VHDL是一种数据流语言，这意味着它可以同时考虑每个语句的执行。这与C、汇编代码和BASIC等过程计算语言形成了直接对比。这些语言中的每一种都运行一系列语句，一次运行一条指令，或者按顺序运行。

VHDL的一个更有利的优点是它的项目是多用途的;您只需创建一次项目，就可以在各种其他项目中使用该计算块。这意味着您有能力进行更改，例如参数、基本元素、内存大小、块组成、互连结构和容量。

什么是Verilog?

我相信你知道，Verilog也是一种硬件描述语言。它采用文本格式来描述电子系统和电路。在电子设计领域，我们应用Verilog进行验证，通过仿真进行可测试性分析、故障分级、逻辑综合和时序分析。

Verilog也更紧凑，因为该语言更像是一种实际的硬件建模语言。因此，您通常会编写更少的代码行，并将其与C语言进行比较。然而，Verilog在硬件建模和较低层次的编程结构方面有更好的掌握。Verilog不像VHDL那样冗长，这说明了它的紧凑性质。尽管VHDL和Verilog很相似，但它们的差异往往大于它们的相似之处。

Verilog HDL是IEEE标准(IEEE 1364)。它于1995年首次出版，并于2001年进行了修订。SystemVerilog是Verilog 2005年的修订版，是该标准的最新版本。我们把IEEE Verilog标准文档称为LRM(语言参考手册)。目前，IEEE 1364标准定义了PLI(编程语言接口)。

注意:PLI是一组软件例程，它允许在其他语言(如C和Verilog)之间提供双向接口。

VHDL vs Verilog

硬件描述语言(VHDL)	Verilog
强类型	弱类型
更容易理解	编写的代码更少
使用更自然	更像是一种硬件建模语言
冗长的	简洁的
Non-C-like语法	与C语言相似
变量必须按数据类型描述	较低级别的编程构造
广泛用于fpga和军事	更好地掌握硬件建模
更难学	更容易学习

就像在电子领域必须做出的大多数选择一样，它通常以功能优势为中心。在VHDL与Verilog的情况下，没有什么不同。与原来的Verilog相比，VHDL具有的这些操作优势之一是VHDL的全类型系统。该系统使设计人员能够编写更加结构化的代码，这在声明记录类型时尤其有用。总之，关于哪种语言更好有不同的观点，然而，这真的只是个人喜好。