数字电路如何避免亚稳态
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亚稳态是任何处理1和0或高和低双稳态的系统所固有的。
数字电路中亚稳态的主要原因是设置和保持时间违反。
利用时钟倍频器的输出对多级同步器进行时钟控制是一种行之有效的避免亚稳态的方法。
人字拖是数字电子产品的基本组成部分
人字拖是数字电子产品的基本组成部分;它们用于涉及锁存器、计数器、寄存器、内存、数据传输和数据存储的应用程序中。它们以两种稳定状态运行——要么是0，要么是1。每当有时间冲突时，触发器进入准稳定或亚稳态。触发器的亚稳态条件对其输出是有害的，并且它们经常表现出振荡行为。
在触发器应用中，有几种避免亚稳态的解决方案。避免亚稳态的适当方法随着平台和应用程序的变化而变化。本文将讨论亚稳态及其预防方法。
数字电路中的亚稳态是什么?
在数字电路中，我们处理异步和同步系统。当将异步输入信号连接到同步系统时，或者当信号由两个异步时钟域共享时，系统遇到亚稳态的可能性很高。当输入信号违反时序要求时，通常会发生触发器的亚稳态。
在任何设计中，人字拖都有指定的设置时间和保持时间。在时钟活动之前输入信号必须稳定的最小时间称为设置时间。在时钟活动结束后，输入信号必须保持稳定的最小时间称为保持时间。在设置和保持时间内，法律不允许输入信号在时钟事件前后改变其状态。当输入信号跃迁违反触发器的设置和保持时间或在设置或保持时间内改变状态时，输出进入一种未知或不可预测的状态，称为亚稳态。亚稳态是指亚稳态的传播。
亚稳态是任何处理1和0或高和低双稳态的系统所固有的。输出在指定时间内无法达到1或0的确认状态。亚稳态条件使得很难预测数字电路的输出电平和恢复到稳定状态所需的时间。持续时间取决于环境条件以及用于制造设备的工艺技术。
数字电路中亚稳态的原因
数字电路中亚稳态的主要原因是设置和保持时间违反。有几个条件数字电路这就导致了时间的违反，从而导致了亚稳态。在数字电路中，异步信号与同步系统的接口是很常见的，它是导致数字电路亚稳态的最常见条件。其他一些原因是:
在整个系统中，有两个不同且不相关的时钟信号传输到数字子电路的信号。
当时钟信号的上升和下降时间大于容忍值时，它会增加时钟的倾斜或回转。时钟信号的高摆率增加了数字电路进入稳定状态所需的时间。
工作在不同频率或相同频率但相位不同的两个域的界面。
在某些触发器中，组合延迟使得数据变化处于临界窗口的状态，临界窗口是设置和保持窗口的总和。窗口越大，数字电路发生亚稳态的可能性就越高。
避免数字电路中的亚稳态
那么，如何避免亚稳态?为什么亚稳态如此重要?的亚稳状态数字电路将错误传播到电路的其余部分。亚稳态给出了高或低或1或0以外的中间值，导致逻辑不正确。输出可能会出现故障、振荡或在亚稳态下无效，从而导致过度的传播延迟和系统故障。亚稳态持续的时间是无界的，这加强了电路中亚稳态的影响。避免亚稳态是避免由此产生的逻辑误判的重要途径。避免亚稳态的一些方法有:
在将异步输入信号应用到同步系统之前，将其与系统时钟同步。
设计具有长时钟周期的数字电路，特别是触发器、寄存器和fpga，以允许亚稳态的分辨率和可能在下一个触发器路径上的信号延迟。
在从一个时钟域传输到另一个时钟域的信号中添加多个同步触发器或同步器。它给出了一个完整的时钟周期来解决第一个同步触发器中的亚稳态。在数字电路中使用两级同步器来避免亚稳被称为双触发器技术。然而，系统响应异步输入的延迟增加是这种方法的缺点。
利用时钟倍频器的输出对多级同步器进行时钟控制是一种行之有效的避免亚稳态的方法。与没有时钟提升的同步器相比，这种方法提高了对异步输入的响应时间。
当你考虑如何在数字电路中避免亚稳态时，把它与平均故障间隔时间(MTBF)。增加MTBF可以减少系统发生亚稳态的机会。通过修改设计或使用正确的方法，可以提高数字电子电路的MTBF。您可以使用Cadence的PCB设计和分析软件来设计无亚稳的双稳态数字电路。
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