跳到主要内容

混合信号系统中的时钟adc

作者Cadence PCB解决方案

ADC孵蛋的

混合信号系统必须平衡数字领域和模拟领域的关键因素。在混合信号系统中，数字接口设计的一个重要领域是时钟，它必须用于强制组件之间的计时和从adc读取数据。许多工作在中低频率范围的混合信号系统将使用一个参考振荡器，并且可能需要在整个系统中同步多个时钟，以准确地采样和同步整个系统。

ADC时钟要求

adc的时钟有几种不同的形式:

  • 时钟可以是参考振荡器，通常是晶体振荡器
  • 数字接口可以包括时钟，例如源同步接口，如SPI或I2C
  • 系统处理器可以为包括ADC在内的多个组件提供系统时钟信号
  • 高频adc可能需要由锁相环产生的时钟信号

需要时钟来设置转换器的采样率，以及同步多个adc，如果它们出现在混合信号PCB中。当从多个ADC采样时，或者当使用一个ADC和其他带有系统时钟的时钟组件时，ADC可以同步或异步采样。时钟信号也需要有低抖动，以确保在模拟输入准确的信号采样。

adc时钟抖动

ADC时钟的一个非常重要的方面是时钟信号的抖动。时钟信号将决定ADC输入接口对模拟信号的采样带宽。如果源振荡器的功率不稳定，或者它接收到来自其他源的噪声，它可能会有过度的抖动，从而降低ADC的转换精度。

当时钟信号有更大的抖动时，该采样带宽扩散，增益减少。结果是采样信号会出现比真实信号有更高的噪声和更低的信噪比值。这是因为输入接口的传递函数已经扩散到更大的带宽上，这将在测量带宽内包含更多的信号链噪声。

结果是抖动将限制ADC中采样信号在特定频率下的最大信噪比值，即抖动迫使ADC收集更多的噪声。下面的示例显示了真实组件(AD7668-1)中各种抖动值的信噪比与频率曲线。

ADC时钟信噪比vs抖动

示例显示抖动如何影响真实ADC的信噪比[AD7768-1，来源:模拟设备］

当采样非常低的信号时，需要一组连续的滤波、放大和调节阶段来增加信号的无噪声动态范围，并从噪声中提取所需的信号。然而，由于上述原因，参考振荡器也需要非常稳定。

同步时钟

在使用多个adc的同步采样中，所有adc都同步到一个系统时钟，或输入数字接口(通常是SPI)上的源同步时钟。下面方框图中的SYS_CLK网络不需要像单晶那样是系统振荡器;它可以是来自处理器的参考信号或SPI接口上的SCK信号。

ADC同步时钟

ADC同步时钟的例子。

在使用系统时钟的设计中，通常期望所有内容都是同步的;这就是人们使用系统时钟的全部原因。这是创建源同步协议的原因之一;它们有助于消除将快速时钟与快速数据流同步的困难。然而，具有多个adc的系统也可以异步操作，其中adc使用单独的振荡器来设置采样率并收集输出数据。

异步时钟

在异步时钟中，adc有自己的振荡器，它们不一定同步到相同的时钟信号或相同的采样率。下图所示的adc有自己的SPI接口;CLK信号为本例中每个接口的SCK信号。然而，它们通常可以由单独的参考振荡器或晶体提供。

ADC异步时钟

ADC异步时钟的例子。

当多个ADC需要以不同的速率采样时，这是非常有用的，这就是需要利用源同步协议来为ADC计时并提取采样数据的地方。

在更高的速度-使用JESD204兼容部件

当高速数字接口与具有高Msps或Gsps采样率的更快的adc一起使用时，可能需要另一种方法来从系统同步数据。一般来说，这些系统涉及两种技术:

  • 使用一个带参考振荡器的锁相环以产生所需的时钟频率
  • 使用嵌入式时钟的数字接口，可以轻松地跨多个组件路由

#1只在单个ADC或多个ADC异步采样的情况下有用。在多个adc上使用源同步锁相环时钟是非常困难的，因为高频的偏斜是不可预测的，导致adc潜在的不同步。锁相环的设计目的是清除来自晶体等参考振荡器的抖动，但当工作在GHz范围内时，锁相环噪声底中的带外噪声仍然会降低采样信号的信噪比值。

使用GHz锁相环的另一种选择是使用带JESD204接口的adc(最新版本:JESD204C)。JESD204C接口使用嵌入式时钟同步ADC的采样和数据输出。只要驱动组件的布局可以控制抖动，并且接口的路由具有足够低的倾斜，多个adc就可以比以源同步时钟方式路由的单个锁相环更准确地进行时钟和同步采样。

无论您是使用数字接口ADC时钟方法，还是使用参考振荡器，都可以在PCB布局中精确地放置组件和路由信号Allegro PCB Designer这是业内最好的PCB设计和分析软件从节奏．Allegro用户可以访问一套完整的原理图捕获功能、PSpice中的混合信号模拟以及强大的CAD功能等等。

订阅我们的通讯获取最新信息。如果您想了解更多Cadence如何为您提供解决方案，和我们的专家团队谈谈吧．