资料来源:维基百科

面向PCB工程师的DDR总线设计

去年夏天，Cadence和美光(Micron)合作为DDR5-4400 IMC的初步版本设计了第一个硅IP接口原型．这款新芯片的传输速度达到了令人印象深刻的4400兆每秒(MT/秒)，比市场上的商用DDR4内存快37.5%。

虽然DDR5芯片开始出现在主流设备上还需要一段时间，但PCB设计人员认为这是一个非常重要的过程已经有了他们需要的工具开始开发利用新硬件的soc。

新的DDR总线设计，不知道从哪里开始?在这篇文章中，我们将介绍一些基础知识，这样你就可以用我们的语言进行地面运行高速PCB信号完整性设计培训课程．

什么是计算机总线?

计算机总线就是一组可以传输计算机信号的电线。在DDR总线中，通常有一个控制器作为主控制器，任意数量的DRAM芯片(例如DIMM)作为从控制器。电线本身可以根据其功能进行分类:

• 电源线为连接的部件提供电力

• 命令行为总线及其模块的同步和操作提供控制。

• 地址行指定数据信号的源或目的。

• 数据线在组件之间传输数据或指令。

记住这些通用的角色，让我们看看在DDR总线中是如何指定线路的。

DDR总线原理

在DDR总线中，线路通常是这样标记的:

• CA:命令/地址行是单向的，输出在控制器，输入在DIMM。

• CLK:这是时钟信号，一个方波，有助于计时和控制。

• DQ:这是一条数据线，它实际上会在时钟信号的每个前缘和下降沿上传输位。数据线是双向的。

• DQS:数据频闪编码用于帮助计时，提高抖动容忍度，并允许轻松的时钟恢复。

数据频闪编码允许您拥有单独的读/写信号，允许总线以三种状态存在:活动读、活动写和总线空闲状态。我们将在下一节中更详细地介绍这一切是如何工作的。

综上所述:DDR总线如何工作?

在设计DDR总线之前，了解它的工作原理是有帮助的。每个DIMM都有一条到控制器的双向数据线(DQ)。这些数据流伴随着频闪信号(DQS)。

写入过程中，数据从控制器流向DIMM。控制器在两次DQS转换之间的中间位置发射一个数据信号。

读取过程中，数据从DIMM流向控制器。DIMM与DQS一起发射数据信号(控制器的工作是延迟数据和/或适当地频闪以使用DQS锁存数据)

整个接口由连接DRAM ic到控制器的公共时钟、命令和地址行操作。DDR3引入了“飞掠”(fly-by)拓扑，将内存模块上的DRAM芯片串联在一起，并在吸收残留信号的接地端子处结束。这种设计允许在更高的速度下获得更好的信号质量。

DDR总线设计的关键?关键在于时机

DDR总线设计中有三个重要的时序:

• DQ由DQS采样，需要满足DRAM的输入设置和保持时间要求。由于数据信号需要时间来稳定，因此在两次DQS转换之间的中间位置发射。传播延迟必须考虑到布局中，并在所有车道上保持相似。

• CA信号由CLK采样，需要在DRAM中满足设置和保持时间的要求。为了使CA信号在CLK上升沿期间保持稳定，它必须延迟一个与时钟相等的量。换句话说，地址和时钟的延迟必须在任何给定的DRAM上对齐。

• DQS和CLK需要在每个DRAM上排队。DDR3+中包含的CA和CLK的飞经路由增加了设计的复杂性，因为它会导致在每一个DRAM上的数据总线上增加时钟倾斜。时间安排必须考虑到架构的物理现实所造成的延迟。

结论

本文仅仅触及了DDR总线设计的皮毛。改变电压和电流、高速信号、串扰和EMI/EMC因素使工作更加复杂。幸运的是，Cadence提供了一个广泛的工具组合帮助您进行下一个DDR IP设计。