PCB总线布线长度匹配-两种方法

随着时间的推移，印刷电路板变得越来越复杂。随着不断发展，高速接口变得越来越普遍。无论是PCIe、以太网、USB还是某种类型的内存，时钟网络都在单板上激增。这些时钟在网中有相似的灵魂，想要与时钟的滴答声一起击中接收器。

“记住，45度角是不错的，但不是必要的，只要你在路由中避免锐角”

一组迹的关键参数包括目标长度或最大值。少即是多。电路板上的大多数其他信号将不时切换。与此同时，时钟一直在切换。时钟使用相同的电压，但“10101010101…”的恒定流产生了比看似随机的1和0序列更多的能量场。这些不断变化的时钟网的反应场是我们想要屏蔽时钟的原因，给它空间来做它的事情。

更短的轨迹等于更低的电磁辐射

回到“少即是多”，较短的时钟具有相对较低的辐射和更小的损耗。这就产生了使用可用长度匹配公差来最小化时钟长度的概念。这一切都从找出群中最长的成员开始。看看那张网，看是否有额外的弯曲处或可以缩短的地方。

图1。图片来源:作者-单结束128车道使用2 / 12层;我最喜欢的路由任务之一。由于位置，有很多调音与两个多层充满差分对。

记住，45度角是不错的，但不是必须的，只要你在路由中避免锐角。像橡皮筋一样在障碍物周围拉伸这条轨迹，直到它尽可能短。理想情况下，它会按照长度排列到第二位或更靠后的位置。

现在，有没有办法用同样的方法让第二长的线变短?继续按摩，重点是缩短最长的痕迹。一旦这些较长的线路得到优化，就可以通过从最长连接的长度中减去计时预算的公差来找到时钟的理想长度。

示例:组中最长的迹线是18.5毫米，长度匹配要求是所有迹线都等于时钟正负0.5毫米。这表明时钟长度甚至为18毫米。为什么不直接匹配所有的长度呢?有一件事超出了规范。

另一件事是，它将迫使自然较短的痕迹生长到完整的18.5毫米，而不是弯曲到接近时钟的18毫米减去0.5毫米公差的点。迹线的全范围是18.5到17.5毫米，时钟跨越了这个差值。同样，这个时钟的理想长度是通过在优化后从最长的轨迹中减去公差(或大部分公差)来找到的。需要注意的是，对时钟或公差带边缘的痕迹的任何编辑都可能打乱计时预算。

图1。图片来源:作者-有些情况需要外部路由，例如这个DDR3实现，其中微控制器被钉在外面，以匹配存储芯片。

好处是它使用的铜量最少，每一部分都是潜在的排放问题。这也是一个可以使用最少空间的模板。这是通过将痕迹以一种占据整个迷宫空白空间的方式折叠来实现的。一旦跟踪满足时间预算，就不难找到一种方法在这里添加一个皱纹，并在其他地方从相同的跟踪中去掉一个皱纹。消失的皱纹为下一个轮廓留下了空间。这可能看起来很乏味，但它是我最喜欢的PCB设计任务之一，因为它奖励创造力和毅力。