约翰公园网络研讨会:Chiplet的年龄吗?

节奏PCB解决方案

我第一次开始关注三维包装很多年前。每年都有一个会议在伯林盖姆凯悦的话题。每个人都相信,3 d包装很快来了。这是一个Semiwiki帖子从2014年,我写了那一年的会议。草Reiter,谁与我一起工作在VLSI技术我们都在处理授权和并购的组织,是全球半导体驱动段联盟(GSA)。顺便说一下,在GSA GSA之前,FSA,王智立联盟。最初创建以来,新加坡航空(半导体产业联盟)不会允许王智立公司成为成员,因为他们没有“真正”的半导体公司。现在半导体公司列表顶部充满了专业公司,似乎有趣…目光短浅。

但3 d包装似乎如砷化镓。总是要突破主流,但强调“要”。GSA的耐心和草必须找到新工作。事实是3 d包装是其中一个boil-the-ocean技术变化从8到12“晶圆在制造业。每个人都有移动或没有人可以。包装的技术需要,而且设计工具,和制造商准备在卷卷…和低成本。我相信,第一批3 d芯片Xilinx的高端阵列,他们把四个死在硅衬底。但,技术只是适合芯片卖几千美元。

成为主流

三维包装的优点是容易理解。竞争是继续做旧的方式,整合一切到一个SoC (SoC)。有几个潜在的优势3 d的方法:

他们有伟大的品牌“摩尔”和摩尔定律被认为正在放缓
您不需要构建整个芯片在最先进的节点,只有那些可以利用的部分
你可以混合成设计死于流程不符合基本的逻辑过程,如DRAM或射频
模拟和射频是困难的或不可能在FinFET时代,和根本没有效益的区域扩展,所以SoC的方法并没有真正为设计一个模拟组件的工作
给定的收益率硅区域建造一个巨大的芯片很多低于相同的硅建立起来的几个独立的3 d一起死,然后把包装

但缺点是基本上一个子弹:

那相机太贵了

挑战是一个鸡生蛋还是蛋生鸡的问题:三维包装只会被用于大容量比单片集成电路制造便宜时,或替代方法像package-on-package(流行)。但是3 d包装只会获得廉价曾经在大批量生产。半导体晶圆也有这个问题,当然可以。我做了一个陈述内部在去年2月的节奏叫EDA和201台积电的汤姆全是我联袂演示者和显示5纳米晶片原型。这是我见过的第一个5纳米晶片除了照片。我们推测,这是一个数百万美元的晶片。如果所有5纳米晶片要花费数百万美元,没有人会购买。但是每个人都知道,一旦初期困难解决每月有成千上万的晶片运行,成本会下降。整个半导体行业,事实上,取决于这个轨迹是真实的。

在HOTCHIPS去年夏天,我注意到很多“芯片”被作为热,事实上,3 d-packaged系统。我写了一些在我的帖子热芯片:Chipletifying设计。覆盖了从AMD设计、英特尔、英伟达、惠普等。看来,2019年是最后一年,摩尔多成为真实的。

主流的关键是琅琅上口命名分列wafer-level包装(FOWLP)和移动手机行业使用,唯一的行业有足够的体积完全转变整个制造系统。一旦移动提供的体积,经济变化和技术可用于低卷市场,。其他技术,如英特尔的Foveros,也开始被使用。各种基于插入器的方法已经成为主流。它不再冒险或idiocentric似乎将多个模放入包中。

Chiplets

这是一个从AMD在HOTCHIPS剪辑,这回声的许多我上面提到的要点:

模具用于组装这些系统通常被称为chiplets,因为它们是不到一个芯片和不是自己使用而设计的。所有的设计提出了在HOTCHIPS chiplets创建的专门设计。而不是建立一个大单片SoC,三个或四个chiplets一起设计,然后把先进的包装。

一个有趣的问题是半导体生态系统是否会切换到chiplet-based。而不是一个系统组成的一个整体SoC,或单独的SoC PCB,可能是组装的chiplets购买从不同的半导体制造商。等chiplet节奏产生一个测试chiplet die-to-die (D2D)互连。你可以阅读我的帖子Die-to-Die互连:UltraLink D2D PHY IP。

显然有一些技术和标准问题做这项工作,但最大的问题是可能的商业模式。对于大批量的设计,没有人会持有足够的库存来接收订单的100部分。但对于小卷,有人需要持有库存和得到补偿。可以半导体公司、知识产权公司,传统经销商的组件,甚至全新的公司创建服务于这个市场。时间会告诉我们这形状如何。