下一代DDR5附近:这是如何准备

过去的这个夏天,节奏和微米联手演示第一个IP接口在硅ddr5 - 4400 IMC的初步版本。芯片是用台积电7海里鳍制作的场效应晶体管(FinFET)过程,和拥有一个令人印象深刻的4400吨/ s的数据率。

第一个soc芯片(系统)将ddr5 - 4400 IP预计将发布早在2019年,DDR5预计将在2022年超过DDR4。

如果你是兴奋开发下一代SoC内存子系统DDR5 RAM作为我们,这里是如何准备。

DDR基础知识

如果你已经熟悉DDR是如何工作的,请跳过本节学习更多关于使用我们验证的IP。对初学者来说,这崩溃是给你的。

一个2400 mhz DDR4 2018 MacBook Pro体育。我们ddr5 - 4400 IMC的时钟在双重数据率(DDR)的4400 mhz。注意到这个模式吗?命名系统DDRx-yyyy告诉你一代“x”和DDR时钟频率“yyyy。”

为什么它被称为双重数据率?因为DDR内存两次每个时钟周期可以发送和接收信号,或双原更快的速度(同步动态随机存取记忆体)。所以真正的最大的时钟频率ddr4 - 2400是1200 MHz和ddr5 - 4400是2200 MHz。它只是转移的两倍或4400吨/ s的时钟速度。

现在你知道信号的速度你会处理,你就会明白设计DDR5内在推动高速串行接口测试方法的局限性。当DDR4第一次进入现场1600吨/ s,它有一个类似的效果,所以一个好的资源对于任何进入游戏看看人们如何处理DDR4 IP。

准备DDR5的另一种方法是通过固体高速PCB设计。这里的课程,可以帮助你速度3天。

什么是验证IP或贵宾?

当你真正想想,数码电子产品的性能真的可以归结为他们如何能与嵌入式接口和外部内存的来源。的代码告诉一个设备做什么已经存储在某个地方,和一个设备只能功能如果能够把这些硬编码指令从内存。这就是为什么内存接口验证是至关重要的SoC发展过程。

验证接口协议或VIP让你做到这一点,验证您的SoC与给定的内存模型界面的能力。有贵宾块FLASH, USB,作为PCIe, MIPI CCIX,当然DDR SDRAM。一个SoC开发者通常会遵循普遍的验证方法(UVM)来验证他们的系统的不同部分可以用新标准接口。

在这个早期阶段在游戏中,你肯定会看到设计IP开发人员试图成为第一个实现一个新的规范或公司希望成为首批发布产品合并DDR5 RAM。

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节奏贵宾:DDR5内存模型

的节奏贵宾:DDR5内存模型支持电平®DDR5 SDRAM内存设备标准仍处于开发阶段。主要特点包括:

• 数据宽度:x4的混合体

• 16 gb的内存密度:8 gb, 24 gb, 32 gb

• DDR速度:3200、3600、4000和4400

• 银行组:×8 x4

从通用DDR初始化等功能和定时检查总线时间,和读/写单循环和双循环命令解码,它提供了所有你可能期望的DDR SDRAM IP。

结论

无论你是一个内部团队开发一种新的设计旨在成为第一个实现DDR5或只是一个早期采用者和狂热的SoC开发者寻求推动电子产品的设计、节奏ddr5 - 4400贵宾可以帮助你准备下一代DDR5更快。