PCB布局中高速设计的信号完整性

2022年1月20日

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印刷电路板的信号完整性基础知识。
解决PCB设计中信号完整性问题的布局建议。
PCB布局特性，功能和工具，将帮助您在您的设计中良好的信号完整性。

使用Cadence的Allegro PCB编辑器中的串音分析工具

用于信号完整性验证的PCB布局串扰检查

随着电路板信号速度的增加，也需要布局它们，以实现其最佳的电气性能。曾经有一段时间，PCB布局工程师不必担心如何布线，因为信号速度足够慢，不受物理布局的影响。然而，随着信号速度的提高，由于糟糕的高速布局实践，信号退化的可能性增加了。这种退化会造成电路定时和信号幅值水平的问题，通常会由于误读信号状态而导致电路故障。

因此，一个好的PCB布局的目标是尽可能减少信号的衰减量。这可以通过仔细配置单板层堆叠、组件的位置和所使用的路由策略来实现。当这些策略被使用时，设计师可以期望在高速设计中获得良好的信号完整性。以下是这种布局的一些基本原则。

PCB信号完整性的基础

许多干扰会降低印刷电路板中信号的纯度，信号速度越高，就越容易受到这些问题的影响。这些干扰包括电磁耦合或串扰、EMI、阻抗不匹配和接地反弹。如果不加以控制，这些噪声将降低信号的保真度，使其可能受到传输错误的影响。可怜的信号的完整性可以在难以诊断的间歇性问题或完全的系统故障中显示自己。另一个潜在的问题是原型和生产制造板之间的区别。如果信号完整性在原型中几乎是边缘的，它可能在生产单元中是完全不可接受的。

电路板工程师有责任确保他们的设计有良好的信号完整性。然而，PCB设计者面临的困难是，这些干扰会相互影响，纠正一个问题可能会导致其他意想不到的问题出现。设计师需要记住，他们永远无法摆脱电路板上所有的信号完整性问题，因为电路板上总是会有某种程度的噪声或干扰。相反，设计者的目标应该是有效地管理PCB布局中的干扰，使它们保持在设计允许的噪声预算之下。让我们看看电路板上信号完整性问题的一些特定领域，以及如何通过良好的PCB布局实践来控制它们。

一个好的PCB布局的关键是仔细考虑高速设计的信号完整性

高速设计中信号完整性的布局建议

以下是PCB布局设计者需要注意的四个主要信号完整性问题，以及有助于纠正这些问题的设计策略。

轨迹之间的无意电磁耦合

当一个高速信号被路由得太接近另一个信号时，较强的信号脉冲可能会盖过较弱的信号。这种信号之间的串扰会导致较弱的信号模仿较强的信号，而不是传输其预期的脉冲，从而导致系统内部的通信错误。这不仅会发生在并排路由的轨迹上，也会发生在板层之间。

为了防止串扰，电路板设计人员在布局时应考虑以下步骤:

配置单板层间堆叠，定位高速信号敏感路由的接地面。
交换每个路由层上的方向也很好，以减少层之间的横向耦合的机会。
不要将敏感的高速信号(如时钟线)并行运行很长一段距离。
使用增加高速轨迹之间的距离。为了防止串扰，这些敏感网之间需要的距离将超过标准的制造距离。

与其他信号的电磁干扰

没有正确布置的电路板会产生大量的电磁干扰。长轨迹可以作为天线，轨迹存根或未使用的通管也可以发射EMI。电磁干扰的罪魁祸首之一是参考平面上高速信号缺乏清晰的信号返回路径。信号返回会在板上四处游荡，使用任何可能返回的方法，并在此过程中产生大量噪声和干扰。电磁干扰会损害电路板上的其他电路，或对附近的硬件造成问题。

为了管理电路板布局中的电磁干扰，设计人员需要遵循以下基本规则:

线路电路板迹线尽量短。
尽可能将高速敏感信号路由限制在一个板层。
将数字组件和模拟组件分开，以保持两者之间的隔离。
最重要的是，不要在分裂的参考平面上路由高速信号，因为那会破坏其清晰的信号返回路径。

高速轨迹内阻抗值的变化

为了在高速跟踪中获得最佳的信号完整性，它必须同时具有一致且均匀的跟踪和清晰的返回路径。我们已经看到了参考平面上信号返回路径的重要性，但是保持轨迹本身的均匀性同样重要。不受控制的迹线可以改变其阻抗值从线路的一端到另一端，这取决于它们所布置的电路板的条件。如果没有阻抗控制，高速信号可能会在进入板上的一个区域时被反射回他们的源，在那里他们的阻抗值的迹变了。

为成功阻抗控制路由，必须根据以下指引计算正确配置电路板:

受控阻抗路由需要限制在与参考平面相邻的一层。
控制阻抗迹线与相邻参考平面之间的垂直间距必须包含在计算中。
迹线与参考平面之间的非导电电路板材料的介电常数(Dk)也需要作为整体阻抗控制计算的一部分。
最后，阻抗计算将为您提供正确的跟踪宽度，以保持敏感的高速跟踪路由所需的阻抗值。计算还需要指定迹的厚度或迹的横截面体积。

同时切换噪声(SSN)

不仅高速元件在高和低状态之间的切换要比运行速度较慢的元件快得多，而且通常电路板上的元件数量也比以前多。由于如此多的设备快速切换状态，电压可能不会一路返回到参考接地电平，而是在参考接地电平之上“反弹”。如果低状态电压反弹到其基极之上，低状态可能被误解为高状态，而导致假开关或双开关。这种情况可能会潜在地破坏电路的正常运行。此外，如果信号没有一直返回到它的低状态，跟踪中会有一个意想不到的电流增加，这会在信号上产生噪声。

为了阻止同步开关噪声或地面反弹，这里有一些布局策略可以帮助:

使用足够的电容器来稳定每个设备的电压，并吸收地面反射。
将设备的去耦电容器尽可能靠近分配给它们的电源引脚。这将有助于在设备切换时控制当前峰值。
设备上的每一个接地引脚都应该与接地面有自己的连接，不能与其他接地连接连接在一起。
电力和地面连接遍布功率输出网络(PDN)应具有宽的迹路和通孔，以增加电流流量和减少电感量。

确定了信号完整性的这四个问题领域之后，接下来让我们看看设计工具中的一些功能，它们可以帮助您提高高速设计的信号完整性。

使用Allegro验证阻抗时，检查信号完整性的高速设计

Cadence的Allegro PCB编辑器中的阻抗检查

有用的布局工具功能

今天，PCB设计工具有许多有用的特性和功能，以帮助布局设计师实时验证其高速设计的信号完整性。这使得许多噪声问题可以在构建第一个物理原型板之前得到解决。Cadence的Allegro PCB Editor就是这些信号完整性分析工具的一个很好的例子:

相声:发现和纠正电磁耦合问题传统上属于调试板的物理样机。这种串扰检测方法通常需要大量的时间和使用专门的工具。然而,随着串扰分析通过CAD系统中内置的工具，布局设计师可以在将他们的设计送出生产之前解决大多数这些耦合问题。
电磁干扰:如上所述，电路板上的电磁干扰辐射的一个主要来源是设计不良的信号返回路径。即使是最优秀的设计师也不一定能在地面上发现会扰乱回程路线的拥堵区域。幸运的是,返回路径分析PCB布局CAD系统中的工具可以很容易地发现并报告这些问题给设计者。
阻抗:为了成功的阻抗控制布线，电路板需要设置正确的板层堆叠、道宽和间距。大多数CAD系统为此提供了阻抗计算器，Cadence在阻抗分析工具上更进一步，您可以在上图中看到。这使设计人员能够实时检查他们所布置的路由是否实际保持所需的阻抗值。此外,内置的反射分析工具将帮助设计者发现由于阻抗不匹配导致的潜在信号反射区域，为防止信号完整性问题提供额外的保护。
权力的完整性:正如我们所看到的，控制接地反弹和其他电源完整性问题需要勤奋地设计PDN。即使是一个小问题，如热连接中的金属数量不足，也足以产生噪音，降低电路板的电源完整性。使用像这样的在线工具IR降的分析功能在Allegro，设计师可以快速发现他们的PDN设计的问题，并纠正他们。