3D包装与3D集成

Cadence PCB解决方案

几周前，第18届国际器件封装会议和展览会(简称IMAPS，尽管IMAPS是组织者国际微电子组装和封装协会的首字母缩写)即将召开。就在同一周，当苹果发布M1 Ultra时，先进的封装再次充斥着科技新闻，它由两个M1 Max芯片组成，他们称之为interposer，但其他人称之为互连桥。插入物通常被理解为比骰子更大的东西，而桥是小的，只在骰子连接的边缘下面。要了解更多细节，请参阅我的帖子2022年3月更新:英特尔视频，印度，苹果．

在IMAPS会议上，Cadence的John Park展示了3D包装与3D集成。

他首先指出，人们从两个不同的方向获得包内系统(SiP)。将PCB上的组件移动到多芯片模块是第一步。第二种方法是进行几年前可能在大型SoC上完成的那种集成，而是将芯片转移到高级包中。让小纸片吸引人的原因可能还有很多，但这里有几个主要的:

为零件选择最佳工艺节点的灵活性。特别地，SerDes I/O和模拟不需要在“核心”进程节点上
模具尺寸小，成品率高
通过使用已有的芯片缩短IC设计周期和集成复杂性
通过购买已知好模具(KGD)降低制造成本
当相同的芯片用于多种设计时，批量制造成本优势

有一件事已经改变了ic对先进封装的关注，那就是流程。在上图的左边，流是类似pcb的。在右边，流是ic型的。集成许多不同的技术，异构集成，将多年来使用的所有技术结合在一起。特别是先进的封装和先进的集成方法，如晶圆对晶圆和无颠簸集成。

我们可以将基于包装的3D视为“后端3D”，将高级集成视为“前端3D”。后端3D是微碰撞与计时签收为每个单独的模具，并与I/O缓冲器在每个模具。模具通常没有并行设计。多年来，这一直是内存和CMOS图像传感器的常用方法。对于前端3D模具通常是直接粘合(铜到铜，或类似)。在模具之间没有I/O缓冲区，这意味着并行设计和分析是强制性的，需要时间驱动的路由和静态定时退出(对于数字设计)。当多个模具堆叠在一起时，在z轴上存在潜在的位置，这意味着随着设计的进行，给定的块可能被分配到不同的模具上。

这是封装的下一个范式转变，是真正的3D IC设计道路上的下一步，大量的芯片堆叠在一起，这样信号距离就很短了。当然，也有需要分析和管理的热问题，因为一个模具在另一个模具上可以充当绝缘毯或散热器，这取决于细节。

要使这一生态系统成为现实仍然存在挑战，从组装设计工具包(adk)的可用性到模对模互连(d2d)的通用标准，再到EDA工具的全面支持。有关最后两个问题的更多信息，请参阅我的帖子:

创建工具来支持这些制造流程的一个挑战是，设计可以非常大，可能在多种技术中超过100B晶体管。这就产生了对大容量、多域、多技术数据库的需求，以作为完成这项工作的工具的基础。只有这样，我们才能拥有一个大容量的通用3D-IC平台。

另一个我们需要拭目以待的领域是小芯片的销售情况。到目前为止，大多数芯片(除了内存)都被设计为单个系统或一组系统的一部分。从长远来看，裸模可能会以今天包装零件的相同方式提供。除此之外，分销商(或新公司)可能会营销和销售来自各种制造商的模具，就像他们今天销售包装零件一样。随着小芯片之间的通信变得标准化，这更像是一个业务挑战，而不是技术挑战，或者至少很快就会成为技术挑战。