John Park关于Chiplets的网络研讨会

最近，Cadence的John Park举办了一场关于下一代先进多芯片封装设计方法的网络研讨会。

以摩尔定律而闻名的戈登·摩尔(Gordon Moore)也预测了这一天的到来。50多年前，在他那篇著名的电子学文章中，他仅用四个数据点推断出了一条以他的名字命名的定律，他还说:

事实可能证明，用较小的功能构建大型系统更为经济，这些功能是分开打包并相互连接的。

约翰指出了目前推动这一变化的三个关键趋势:

希望将异构集成作为SoC的替代方案
通硅通道(tsv)和扇出晶圆级封装(FOWLP)使封装中的硅含量增加
所有主要的半导体代工厂都提供先进的单片和多片封装解决方案，通常还有组装设计套件(adk)

对于逻辑芯片来说，每个晶体管的成本自2012年左右和28nm节点以来一直在增加。这是最后一个可行的平面节点。我说可行，因为有一个短寿命的20nm平面节点，但泄漏非常高，一旦finfet到来，它很快就被放弃了。设计尖端的soc已经变得非常昂贵。最大的芯片(例如cpu和gpu)已经达到了十字线的极限，但由于大型芯片无论如何都不屈服，这几乎是学术上的。芯片上也有越来越多的射频和模拟(5G谁?)，模拟在高级节点上有两个问题:它不能从高级节点中受益，设计需要用测试芯片重新认证。

分解SoC

这意味着封装系统(SiP)已经成为一种可行的SoC替代方案。这就是约翰所说的“分解SoC”。正如他所说:

芯片就像IP的第三个版本，经过物理实现和测试。

设计一个这样的系统更像是设计一个电路板而不是一个芯片，这导致了它自己的一系列挑战，因为下一代集成需要电路板设计专业知识。

约翰认为小芯片成为主流的最后障碍正在消失。今天的芯片工作主要针对单个供应商，设计芯片的公司同时也是重新聚合到SiP的公司。下一步将需要小芯片的商业化，这意味着你可以购买小芯片，而不是总是自己设计。实际上，Cadence在2019年发布了我们的第一个芯片，名为ULTRALINK。它提供SerDes I/O和die-to-die (D2D)接口来连接。你可以在我的帖子里读到Die-to-Die互连:UltraLink D2D PHY IP．

芯片商业化面临两方面的挑战:

连接标准是必需的，此外还需要物理、热和电磁模型——基本上，如果你能得到一个芯片，你需要连接它的一切
商业模式，这样你就可以得到一个——这需要在IP公司涉足水之前解决，就像Cadence对ULTRALINK所做的那样

历史

高级包装中的小芯片已经存在很长时间了。早在20世纪70年代，我们就称它们为多芯片模块或mcm。这些主要用于昂贵的射频项目。随着时间的推移，出现了不同的衬底，允许在硅中间层上集成2.5D，以及在相互堆叠的情况下实现全3D集成。FOWLP意味着使用这种技术的价格已经下降到不仅可以用于昂贵的军事项目，还可以用于消费市场的产品。Cadence从1990年开始从事这项技术，至今已有30年的历史。

设计工具和流程

好了，这些就是市场驱动因素为什么你可能想要创建一个分解的soc。但是你是怎么做到的呢?

第一个重大决定是Cadence为您提供了三种不同的布局环境的选择，这些环境都可以工作。这些是来自PCB背景的Allegro。Virtuoso，它来自自定义布局背景。Innovus，来自于自动化场所和路线数字化设计。

在问答环节中，John被问到如何选择，他的指导原则是，这主要取决于你在工具中需要的容量。正如他所说

如果您的设计包含数十万个实例，您可以使用这三种方法中的任何一种。如果你有100万，那就选择Virtuoso或Innovus。数十亿美元从Innovus开始。Allegro技术非常独特，可以根据所使用的制造技术为板厂和铸造厂(GDS)提供格式。

最重要的是一个工具，我有时称之为我们的“红发继子”，因为很少有人听说过它。这就是orbittio。它包含连接所有芯片的主原理图，可用于驱动设计流程，也可用于进行LVS，以确保在完成时，所有内容都正确连接起来。

当你混合了许多不同的技术时，Virtuoso真正成为了一种解决方案。它是一个跨平台的解决方案，将Virtuoso本身、Allegro、AWR AXIEM、EMX、CurvyCore(用于硅光子学)和Sigrity结合在一起。它是业界首个多芯片(let) (multi-PDK)解决方案，提供系统级连接验证、自动布局寄生反馈回路和真正并发的芯片/封装协同设计。

Allegro Package Designer是我们的包装设计工具。它还支持这些包含多个模具的更复杂的包。数以万计的设计已经用这种技术制成。它支持所有芯片连接方式，如键合线、倒装芯片、堆叠、嵌入式等。它还支持各种衬底，如玻璃，陶瓷，硅，层压板和柔性。它可以根据装配设计规则(DFA，为装配而设计)执行多芯片验证。它还有DesignTrue，用于可制造性的设计内设计(DFM，不要与用于硅的同一术语混淆，它通常指分辨率增强技术)。然后，它可以创建所需的所有预期输出，例如BGA球图、键线图等等。

Cadence拥有一系列电磁和热分析工具:Sigrity, Clarity, Voltus, Celsius。它们包含大量并行矩阵求解器，并且具有几乎无限的容量(在云中给定足够的机器)。

然后约翰举了一个例子。因为这是一个非常复杂的Powerpoint构建，我不打算在这里尝试重现它。如果你有兴趣，可以观看网络研讨会的重播。我会在文章末尾放一个链接。演示设计包括Virtuoso中的两个小芯片，还有一个是从外部世界导入的，所以它不是一个玩具样例。