第八节- PCB设计:内存路由
这是第八个部分在返校系列PCB设计师和那些可能想知道更多关于它。
内容
内存路由
记忆路径可以很容易地填满一本书，但我会尽量把它归结为一章，这样你就不会睡着了。有两种基本类型，我们称之为挥发性和非挥发性。波动性与芯片的个性无关，尽管某些类型的芯片在路由规则方面可能更加挑剔。易失性记忆更像人类，因为它在睡觉时忘记了一切。非易失性记忆芯片会在你早上叫醒它时记住一切。如果你的眼皮开始发沉，就去喝杯咖啡。在这里,我们走吧!
磁带机、硬盘驱动器和拇指驱动器都是非易失性存储器的例子。硬盘驱动器仍然是相关的，但它们的许多插座正在被更小、更高效的固态存储芯片填充。在任何情况下，这些设备都是基于兆字节、千兆字节甚至太字节的存储空间进行销售的。
除了SATA之外，设备还可以使用“scuzzy”(SCSI)接口与SoC或微控制器进行通信。像任何已经出现一段时间的界面一样，小型计算机系统界面也进行了一些改造。串行连接Scuzzy (SAS)是一种常见的协议。
就像以太网和其他所有东西一样，序列化数据可以减少电线的数量。更少的电线使得保持整个数据流与时钟同步更容易。我们喜欢简单!您将路由到磁盘驱动器的连接器和固态驱动器的芯片。路由到连接器意味着在链中有更多的链接，因此管理时间预算可能是棘手的。
什么是随机存取存储器?
当你购买新设备时，他们会大谈存储空间，但他们总是不得不提到内存。随机存取存储器是另一种，它的增量较小。比尔·盖茨有一个著名的错误说法:“64kb应该对每个人都足够了。”那时候一个好的硬盘是40兆。
如今，第一个gb的RAM是免费的，你开始为多个gb支付额外的费用。当然，RAM有很多种形式。动态RAM和静态RAM是两种变体。DRAM是上面提到的营销工具，SRAM使用不同的架构，不需要定期刷新周期。SRAM也更小、更快、更贵。你会发现SRAM使用在与CPU相同的硅片上。
DRAM电池是基于一个电容和一个晶体管。我们知道了DRAM和SRAM，那么SDRAM呢?技巧问题;同步动态随机存取存储器由于在读写周期中进行多任务处理，因此具有较高的效率。你可以考虑这一章的其余部分倾向于研究生区，但如果你好奇的话，继续读下去。
学习双数据速率动态随机存取存储器
想要更多吗?双数据速率DRAM怎么样?是的，DDR DRAM就是这样的东西。同样是关于效率的，但这次它使用了两个时钟边。Data组负责打开时钟周期的上升和下降部分。每一代都有许多改进。相对于大多数内存，DDR芯片上有很多引脚。访问更多的寄存器为DDR提供了大量的带宽。寄存器的尺寸在固件中设置。
图1所示。内存总线的间距规则与长度和宽度约束一样复杂。它们往往是最难满足的方面。局部区域间距限制在密集的引脚场中很常见。
地址段包括描述每个数据位的行(BA)、行(RAS)和列(CAS)的独立连接。各种其他钩子用于监视和控制内存库;写入启用，时钟启用，复位，芯片选择和同步引脚想到了。
数据总线的每一位必须在时钟周期之前到达并进入它的状态。这是设置时间。整个总线在时钟后被读进或读出时也必须保持稳定。他们称之为保持时间。每个记忆细胞中的小盖只能维持一定时间的电荷。即使内存没有处于读或写模式，信息也会随着上限放电而衰减。为了解决这个小问题，我们需要经常进行刷新周期。这是另一个销。
高带宽内存
另一个新亮点是高带宽内存。(HBM)他们已经学会了将骰子堆叠起来，并用硅通孔将它们连接起来。所有这一切都发生在CPU旁边，从而减轻了主板的负载。如果您正在处理这些子状态，那么处理器和内存堆栈之间应该有1000多个引脚。你可能会对DDR5有美好的回忆。
如果这些ddr5天也是你未来可能的日子，那就听好了。DDR 3、4和5来自PHY级别的类似布。这是我们的领域，所以让我们把它分成PCB设计的大块。美妙之处在于，虽然没有两个内存实现是相同的，但设计指导原则交叉得很好。下面是典型DDR总线路由的一般步骤。
图2。使用三层信号的典型DDR内存总线路由。其他图层没有显示清楚。
如何处理DDR DRAM的路由
颜色编码字节通道>棕色，红色，橙色，黄色，绿色，蓝色，紫色，灰色等。这些颜色与电阻器的颜色代码相对应。时钟对(CLK)设置地址(AD)和命令(CMD)单行结束的长度。时钟也调节频闪灯(DQ)，但通常在较小的程度上。反过来，频闪仪调节数据。你会使用相同颜色的不同深浅来跟上所有这些相互关系。
有很多数据线，但它们被分成8个子组。每八位的数据线(D0-D7, D8-16, D17-D24等)形成一个字节通道，每个字节通道有自己的频闪器。每个字节通道内部匹配较紧，通道之间匹配较松。D0-D7是一个紧密结合的单元D8-D16是另一个紧密结合的单元但是车道之间有更多的纬度。数据是路由和调优的主要部分，应该是第一优先级。
所有这些组内部和之间的实际长度匹配数字超出了本指南的范围。这将取决于内存设备及其使用方式。当你进入DDR的新版本，利润率就会缩小。它们收缩得如此之大，以至于你不得不开始考虑包装内部的延迟。
在衬底上的路由成为长度计算的一部分。我们在约束编辑器中为每个处理器和内存设备引脚添加了定制量的引脚延迟。板上的路由长度将是不相等的，但当我们考虑整个飞行时间时仍然是一致的。
注意，根据跟踪是在外层路由还是在内层路由，传播延迟也有不同。在电子约束管理器中捕获所有这些信息绝非易事。把这些都做完，就该进行第二步了。你准备好了吗?
图3。微控制器被设计成使用外层进行某些字节通道的路由。间距比我想的要小，但它奏效了。
2.扇形展开整个存储器芯片(组)和处理器的存储器部分。DDR器件的封装具有较大的引脚间距。在很多情况下，你可以通过创造性的扇向方向来帮助自己，而不是从设备的中心均匀地向外扇。在扇出阶段，注意改进交叉和长连接。每组的所有成员应使用相同数量的通孔。通过对于信号完整性来说是一种痛苦，它们需要被平等地共享。
3.得到了滤波电容还有终止和其他放置的东西。将电瓶盖连接到电源和接地，要特别注意电瓶盖的电源和接地路径上的短电感回路。为电源分配充分利用良好的设计实践。没有那么多的电源插脚，所以要好好照顾它们。
的终端电阻形成芯片区域的边界。除了线路末端的分流电阻外，该技术可能还需要在处理器和存储器之间的线路上串联一个阻尼电阻。带有四个或八个单独电阻的电阻包在这种应用中很受欢迎。
由于On Die terminate (ODT)将终端集成到处理器上，电阻正变得越来越不常见。这是一个很好的发展。所有这些终端都需要大量49.9欧姆电阻。为什么不是50欧姆?当你使用1%的电阻公差时，最接近的值是49.9欧姆。电阻值的一致性很好，所以处理1%公差的价格。
4.路由所有的连接，保持不同的颜色在同一层。为步骤5留下一些额外的空间。如果有两个主路由层，那么目标是在一层路由偶数字节通道，在另一层路由奇数字节通道。这将倾向于分配使用每一层的引脚和通孔。
这样做的目的是增加已经在扇出过程中优化过的启动选项。在路由过程中重新访问扇出是常见的情况。有时位置也会被重新考虑。先不考虑自动路由器演示，正确路由内存总线需要时间。长度匹配工具是有用的，但如果你自己驾驶公共汽车，结果会更紧凑。
5.每次调优一个字节的通道—使最长的成员尽可能短。有关于急转弯的指导，但没有其他理由保持45度角如果这能帮你偷工减料的话。想象一下在所有的路由障碍上拉伸一根橡皮筋。
通过观察拐点和移动一个通路或被动部分能做什么吗?如果它不再是最长的，缩短新的最长的。任何可以缩短最长成员的方法都是一件好事。
你曾经盯着频闪灯看一段时间吗?它可能令人作呕。其余的信号在频闪灯附近被路由时感觉也是一样的，所以在DQ迹线和其他所有东西之间保持一些额外的距离。它们本质上是时钟网。
6.当你不能再缩短时，延长时钟差对，直到它足够长，以满足规格，(不一定是最长的线组)。相位匹配非常紧密。差压对的正负极越接近匹配，剩下的作为调谐单端连接的公差就越多。
首先调整时钟似乎更直观。问题是它们会太长或太短。你会在哪里停下来?知道了最长的帐篷杆的长度，你就可以把时钟拉长到太长而不是太短。您可以通过延长过短的数据行来解决过长的错误。当所有这些都满足时钟长度减去公差，那么时钟将清除长度匹配错误。
7.在时钟/频闪灯公差范围内绕行较短的线，同样，不需要像最长的线或时钟那么长。时钟/频闪目标应该是中间地带。这可能是一个舒缓的过程，也可能是一个痛苦的过程。
弯道的布局应该最大化地利用空间。沿着前一个跟踪的边缘路由一个跟踪，保留该跟踪并添加皱纹，以便调整为其他功能保留路由区域的方式。这是另一种需要学习的东西。
8.用特殊的颜色高亮符合时间的车道，除非不得已，否则不要碰它。有时，这是可行的，但有时另一条车道需要更多的空间。咬紧牙关，做出改变，并确保该组仍然处于调优状态。继续下一个。
9.调好了吗?路由VREF和其他长度不匹配的行。VREF要求粗线和宽气隙。它是VTT的合作伙伴，使用铜飞机。通常将高速连接埋在板的内层。这就得到了电压分布和杂项信号的外层。在某种程度上，存储芯片上的每一个引脚都是至关重要的。
10.在继续布局之前，提交给SI/PI，但不要干涉该区域。如果不进行所有这些长度和阻抗匹配，存储设备还能工作吗?也许吧，但当循环冗余校验计算所有发送的比特数并将其与接收的比特数进行比较时，它将陷入停滞。
如果这些数字不匹配，就意味着一个数据包被丢弃了芯片会说"什么?整套指令必须重新发送。结果是数据流出现故障，可能导致视频断断续续。如果情况足够糟糕，程序甚至整个系统程序都可能崩溃。然后你必须回到第一步;咖啡!